Altera Device에서 제공되는 특별한 기능중에 PLL (Phase-Locked Loop)이 있습니다...  ALTERA PLD제품군에만 적용이 되는 기능이므로 VHDL로 회로 작성시 Block Instantiation기법을 사용하여 구현을 해야하죠...  아래의 문서는 VHDL상에서 이런 PLL을 사용하는 방법에 관해 간략히 기술하였습니다...  문서외에 제가 작성한 Source의 전제 압축파일과 MAX+plus II On-Line Help중 Megafunctions/LPM의 clklock에 관해 설명한 부분을 발췌한 문서까지 여러분께 제공합니다...  (2000.9.28)

파일명 - MJL-LD-AN-9.PDF...
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파일명 - mjl-ld-an-9-clklock-help.pdf...
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파일명 - mjl-ld-an-9-ex-clklock.zip...
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