Verilog

module dff ( d, clk, q);

input d, clk ;

output q;

wire d, clk;

reg q ;

always @(posedge clk)

q = d ;

endmodule

module dff ( d, clk, q);

input d, clk ;

output q;

wire d, clk;

reg q ;

always @(posedge clk)

q = d ;

specify

$setup (d, posedge clk, set);

$hold (posedge clk, d, hold);

endspecify

endmodule

• Functionality

• Functionality and Timing

Synthesis Simulation

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