OVI Synthesis Guidelines

• Fully supported constructs for all synthesis tool

Verilog Construct

Module

Module Instantiations

Port Declarations

Net Date Types

wire, tri, supply1,supply0

Register Data Types

reg, integer

Parameter Constants

Integer values

Function and Tasks

begin and end statements

disable of name statement groups

if, if-else, case,casex,casez

Blocking

procedural and continuous

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