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RTL Synthesis

Process (a, b, c, d, sel)

begin

case (sel) is

when “00” => mux_out <= a;

when “01” => mux_out <= b;

when “10” => mux_out <= c;

when “11” => mux_out <= d;

end case;

Translation

Optimization

a

d

sel

2

b

inferred

mux_out

c

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