How Many Registers?

Signals changed to variables.

ENTITY reg1 IS
PORT ( d : in BIT;

clk : in BIT;

q : out BIT);

END reg1;

ARCHITECTURE reg1 OF reg1 IS

BEGIN
PROCESS (clk)

VARIABLE a, b : BIT;
BEGIN
IF rising_edge(clk) THEN

a := d;

b := a;
q <= b;
END IF;
END PROCESS;

END reg1;

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