FSM VHDL Code - Outputs using a Case

output: PROCESS(filter)

BEGIN

CASE filter IS

WHEN idle =>

nxt <= '0';

first <= '0';

WHEN tap1 =>

sel <= "00";

first <= '1';

WHEN tap2 =>

sel <= "01";

first <= '0';

WHEN tap3 =>

sel <= "10";

WHEN tap4 =>

sel <= "11";

nxt <= '1';

END CASE;

END PROCESS output;

END logic;

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