Tutorial Contents

Introduction
Creating the Active-VHDL Design
Functional Simulation
Creating Test Bench
Synthesis and Implementation
Timing Simulation
Creating Macro for Timing Simulation

Introduction

본 교재의 목적은 Active-VHDL을 가지고 FPGA를 설계하는 전형적인 흐름을 통해서 사용자에게 방향을 제시하기 위함이다.  전반적인 순서는 사용자가 차례대로 진행하는 것으로 가정하여 여러개의 단락으로 논리적 구분이 된다.  또한 Synthesis와 Implementation 부분이 설계 과정에 포함됨으로써, 사용자는 다음에 가술하는 외부 도구들의 설치가 필요할 수도 있다: METAMOR (VHDL 합성기)와 XACTstep M1. (XILINX Design Implementation Tool)  본 교재는 Active-VHDL Software내에 포함된 Xilinx_counter라는 Sample Design에 기반하고 있다.

(주: ALDEC 홈페이지에서 다운로드를 한 사용자라면 Metamor 합성기도 같이 다운로드 했으리라 생각이 든다...  다운로드한 Metamor 합성기를 설치하면 기본적으로 "<Active-VHDL Directory>\mmvhdl"에 위치한다...  그리고 기존에 Metamor 함성기를 사용중이라면 그합성기를 사용해도 무방하다...  예를들면 Xilinx Foundation Series 1.4나 혹은 Accolade PeakVHDL같은 Software에 포함된 Metamor 합성기를 의미한다...  특히 PeakVHDL에 포함된 Metamor 합성기는 Active-VHDL에 포함된 것보다 버전이 높으므로 좀더낳은 합성결과를 기대할수도 있을것이다...)

Creating the Active-VHDL Design

1. 바탕화면에 있는 단축아이콘()을 더블클릭하여 Active-VHDL을 시작한다.  Getting Started 대화 상자에서 Create new design 항목을 선택하고 OK를 클릭한다.

2. New Design Wizard 라는 제목의 첫 번째 대화 상자가 열리고 새로운 Design을 위한 이름과 작업디렉토리의 경로를 사용자에게 입력하도록 요구한다.  Design name은 MY_COUNTER라고 입력하고 다음(N)>을 클릭한다.  (Select the location of the design folder:항목의 작업디렉토리는 Active-VHDL설치시 지정한 디렉토리가 기본적으로 입력된 상태가 된다.)

3. 그다음 마법사 대화 상자에서, Create new source files now option을 선택하고 다음(N)>을 클릭한다.

4. 그다음으로, NEW를 클릭하여 아래 그림에서 보여지듯이 VHDL Code source에서 선언되어질 COUNTER Entity를 정의한다.

5. Entity명을 입력하고 <Enter>키를 누르면 Design Wizard - Ports 대화 상자가 나타난다.  그렇지 않다면 Ports 버튼을 클릭하여 COUNTER Entity의 Port들을 정의한다.
6. New를 클릭하여 Port name CLK를 입력하고 Port direction은 In을 선택한다.  그리고 Type을 클릭하여 나타나는 Port Type 대화 상자에서 Port type을 STD_LOGIC으로 선언한다.
7. COUNTER Entity의 다음 Port들도 동일한 순서로 진행한다:

   • RESET: in STD_LOGIC
   • Q: out STD_LOGIC_VECTOR (3 downto 0)

8. New Design Wizard 대화 상자로 되돌아가기위해 OK를 클릭하고, 다음(N)>을 클릭한다.

9. 위에서 정의한 내용처럼 초기 디자인 설정상태가 마법사의 마지막 대화 상자에 표시가 되는지를 검사한다.  만약 Error가 있다면, <뒤로(B) 버튼을 클릭하여 해당 대화 상자로 되돌아가서 Data를 Update한다.
10. 현재 설정값을 가진 Design을 생성하기 위해 마침을 클릭한다.
11. Design Browser의 Files 탭상에서 마우스 오른쪽 버튼을 클릭하여 나타나는 단축메뉴에서 New Folder를 선택한다.  새로운 Folder명으로 FUNCTIONAL을 입력한다.
12. 끌어다놓기(drag and drop) 기능을 사용하여, COUNTER.VHD source 파일을 새 폴더로 이동한다.
13. COUNTER.VHD를 더블클릭하여 HDL Editor에서 파일을 연다.

14. Architecture block내의 Begin문뒤에 커서를 위치시킨다.  View Language Assistant 버튼()을 클릭한다.
15. VHDL Language Assistant창에서 Tutorial 템플리트 그룹에 있는 Counter 템플리트를 선택한다.  COUNTER.VHD 파일에 Counter 템플리트를 붙여넣기 위해 오른쪽 마우스버튼을 클릭하여 나타나는 단축메뉴중에서 Use를 선택한다.

16. COUNTER.VHD 파일의 entity 선언문 바로앞에 커서를 위치시킨다.  Language 템플리트 그룹내의 library packages 템플리트에 있는 SYNOPSYS 템플리트를 선택한후 단축메뉴의 Use를 실행한다.  SYNOPSYS 라이브러리와 packages 선언부는 METAMOR로 본 디자인을 합성하기위해서 필요하다.

17. VHDL Language Assistant 창을 닫는다.

Functional Simulation

1. Compile All 툴바 버튼()을 클릭하여 현 디자인을 컴파일한다.
2. 성공적으로 컴파일이 되었다는 메시지가 나올 때까지 기다린후, Simulation 메뉴의 Initialize Simulation 명령을 선택한다.  Design Settings 대화 상자가 나타나면, top-level entity를 COUNTER로 선택한다.  확인을 클릭한다.

3. New Waveform 버튼 을 클릭하면 새로운 waveform 윈도우가 열릴것이다.
4. 디자인 브라우저의 Structure 탭에 있는 Root 구성 요소 ("Root: COUNTER"라고 적힌부분을 의미...)를 마우스로 끌어서 waveform 윈도우의 왼쪽 구획으로 드롭하여 파형 윈도우에 Root 구성 요소의 모두 신호들을 더하여 준다.

5. 파형 윈도우에서 CLK 신호를 선택하여 준다.  그리고 그 다음에 마우스 오른쪽 버튼을 눌러 나타나는 단축 메뉴로부터 Stimulators를 선택하여 준다.  이것은 Stimulators 다이얼로그를 나타낼 것이다.

6. Stimulator Type: 박스에서 Predefined를 선택하여 주고 그 다음에 clock stimulator로 사전에 규정된 B0을 선택하여 준다.  CLK 입력 포트에 선택된 stimulator를 적용하기 위해 Apply를 클릭한다.
7. Close를 클릭하여 Stimulator 대화 상자를 닫는다.
8. RESET 신호에 대하여 5번 단계를 반복한다.  Stimulator type 박스에서 Hotkey를 선택하고 Press new hotkey 박스에 'A'를 입력한다.  다음으로, Apply 버튼을 클릭하고 Colse버튼을 눌러 대화 상자를 닫는다.

9. waveform 창에서 RESET을 선택하고, "A"를 눌러서 RESET 초기값으로 "1"을 설정한후, Time To Run 박스 에 시물레이션 스텝을 100ns로 설정한다.
10. 특정한 시간까지 시물레이션을 전진시키기 위하여 툴바버튼 상의 를 클릭한다.
11. RESET 값을 "0"으로 하고, 시물레이션 스텝을 2000ns로 설정한다.  다시한번 툴바버튼 상의 Run For를 클릭한다.
12. RESET 값을 "1"로 하고 Console 창에다가 run 100ns를 기입하고 Enter키를 누른다.
13. RESET 값을 "0"으로 하고 한번더 Run For 버튼을 클릭한다.
14. Simulation 메뉴에서 End simulation을 선택한다.

15. 시물레이션 결과는 위의 그림처럼 보여질 것이다.  파형 윈도우의 시간표현 구간을 조정하려면 확대기능 ()을 사용할것.
16. File -> Save명령을 사용하여 Functional 폴더에 FUNCTIONAL.AWF라는 이름으로 파형을 저장한다.  파형 윈도우를 닫는다.  Design Browser의 Resource 탭으로 이동하여 사용자가 저장한 파형이 WAVEFORMS 그룹에 존재하는지 확인한다.

Creating Test Bench

1. Design Browser 창에서 Files 탭으로 이동한다.
2. 계층트리내의 COUNTER.VHD 파일에서 COUNTER 엔티티를 선택한다.

3. 오른쪽 마우스 버튼을 클릭하여 단축메뉴에 있는 Generate Test Bench명령을 선택한다.

4. Test Bench Generator Wizard는 test bench를 만드는 과정을 통해 사용자를 도와줄 일련의 창들을 표시할 것이다.

5. 첫번째 창에서 Single Process 옵션을 선택하고 다음(N)>을 클릭한다.
6. 두번째 마법사 창에서 Test vectors from file 체크박스를 선택하고 그리고 나서 Browse 버튼을 사용하여 입력 파형 파일로서 Functional 폴더에 있는 FUNCTIONAL.AWF를 정의한다.

5. 다음(N)>을 눌러 다음으로 진행한다.
6. 이번 창에서는 "Type the name of the folder for test bench files:" 필드에 있는 디폴트 폴더 이름을 삭제한다.  이것은 마법사가 root source file 폴더로 삽입을 시켜서 그 파일이 만들어지기 때문이다.

9. 그 다음으로 현재 나타나는 테스트 벤치 사양을 받아들이기 위해 다음(N)>을 클릭한다.
10. 마법사에 의해 표시되는 마지막 창에서 디자인의 타이밍 시뮬레이션을 가능하게 하기위해 Generate 체크박스를 선택한다.

11. 마침을 클릭하여 테스트 벤치 작성을 왼료한다.  Test Bench Generator Wizard는 다음의 세파일을 작성할 것이다:

    • COUNTER_TB.VHD
    • COUNTER_TB_TIM_CFG.VHD
    • COUNTER_TB_RUNTEST.DO

12. Design Browser의 Files 탭에서 오른쪽 마우스 버튼을 클릭하고 단축메뉴에 있는 New Folder를 선택한다.  폴더명을 TIMING라고 입력한다.  SIMULATE 폴더도 같은 방법으로 생성시킨다.

13. 드레그 & 드롭기능을 사용해서 TIMING 폴더로 COUNTER_TB_TIM_CFG.VHD 파일을 이동하고 SIMULATE 폴더로 COUNTER_TB_RUNTEST.DO 파일을 이동한다.
14. 이제 사용자는 최근에 작성된 테스트 벤치를 사용해서 테스트 시뮬레이션을 실행할 수 있다.  사용자가 행할 일은 COUNTER_TB_RUNTEST.DO 매크로를 오른쪽 마우스 버튼으로 클릭하여 나타나는 단축메뉴에서 Execute를 선택하여 매크로를 실행하는 것이다...  
15. 결과를 기다리고 Simulation 메뉴에서 End Simulation 옵션을 그 다음에 선택한다.

Synthesis and Implementation

기능 시물레이션을 수행하여 설계의 초기 검증후, 사용자는 디자인을 합성하고, 실제 구현을 위한 Netlist를 만들어 낸다.  Active-VHDL은 합성 툴을 위한 어떠한 인터페이스도 제공하지 않기 때문에 사용자는 METAMOR 합성 툴을 호출할 매크로를 실행해야만 한다.  그다음 단계는 합성된 Netlist의 Place and Route를 수행할 XACTstep M1 tool의 실행이다.  이단계의 결과는 FPGA Device에 Download할 수 있는 형태인 Bitstream File이다.  이와는 별도로 XACTstep M1은 타이밍 시물레이션을 위한 post-place-and-route VHDL file과 SDF 형식인 타이밍 Data를 생성할 것이다.

1. 위에서 기술한 절차를 행하기 위해, Design Browser의 File 탭상에서 IMPLEMENT라는 새로운 폴더를 만든다.

2. Design 메뉴에서 Add Files to Design를 선택한다.
3. Add Files to Design 대화상자에서 Xilinx_counter sample design (맨위에서 설명했듯이 Active-VHDL이 설치될 때 같이 복사되는 sample design중의 하나이다...  위치는 <Active-VHDL Directory>\Projects\xilinx_counter이다...)의 SRC 폴더에 위치한 IMPLEMENT 폴더를 선택한다.
4. IMPLEMENT 폴더의 내용을 보기위해 Files of Type 항목에서 All files(*.*)를 선택한다.
5. 현 폴더의 모든 파일을 선택한다.  (Ctrl+A를 누르면 된다...)
6. Make local copy를 선택하고, 그리고 나서 선택한 파일들의 복사본을 만들고 사용자의 디자인에 이들을 추가하기위해, Add를 클릭한다.

7. Drag-and-drop 기능을 사용하여, IMPLEMENT 폴더로 파일들을 이동한다.
8. 매크로의 내용을 보려면 Design Browser내에서 IMPLEMENT.DO 파일을 더블클릭한다.

9. 이 매크로는 일괄처리모드로 2개의 외부 프로세스를 수행한다:
   • COUNTER.PAR라는 parameter 파일에서 제공되는 parameter를 가지고 METAMOR 합성툴 수행.
   • ROUTE.BAT 파일에 의해서 XACTStep M1 Place and Route 단계를 실행.

10. Design Browser내의 IMPLEMENT 폴더에 있는 IMPLEMENT.DO 파일을 선택한다.  오른쪽 마우스 버튼을 클릭하여 나타나는 단축메뉴에서 Execute를 선택한다.  ROUTE.BAT는 Place and Route 프로세스를 처리하는 일련의 과정을 수행한다.  이 실행 과정은 MS-DOS Prompt 창에 표시가 된다.  ROUTE.BAT가 끝날 때까지 기다렸다가 MS-DOS Prompt 창을 닫는다.

11. Design Browser 창의 Resource 탭으로 이동한다.  사용자는 합성 및 구현툴에 의해서 만들어진 Log 파일들을 볼 수 있다: SYNTHESIS.LOG and IMPLEMENT.LOG.
    
    Place and Route process는 두 개의 파일을 TIMING 폴더에 생성시킨다: COUNTER_TIM.VHD와 COUNTER_TIM.SDF.

12. TIMING 폴더를 선택하고 마우스 오른쪽 버튼을 클릭한다.  그리고 나서 단축메뉴중에서 Add Files to Folder를 선택한다.  Add Files to Folder창에서 현 디자인의 SRC 폴더에 위치한 TIMING 폴더를 선택하고, COUNTER_TIM.VHD와 COUNTER_TIM.SDF를 선택하고 Add를 클릭한다.

13. 타이밍 시물레이션을 가능케 하기위해서는, 사용자가 (COUNTER_TB_TIM_CFG.VHD 파일에 저장된) 타이밍 시물레이션을 위한 구성정보를 수정해야 한다.  그리하려면, TIMING 폴더에 있는 COUNTER_TB_TIM_CFG.VHD 파일을 더블클릭한다.  파일이 열린다.  사용자가 수정해야할 부분의 해설은 Code내에 설명으로 제공된다.  You have to uncomment line:
    
      use entity work. ENTITY NAME (ARCH NAME)
    
    ENTITY NAME과 ARCH NAME 부분을 post-implementation VHDL 파일인 COUNTER_TIM.VHD에서 실제로 사용되어지는 부분으로 바꾼다. 그것은 각각 COUNTER와 STRUCTURE이다,
    이 모든 변환을 끝마치면, 파일을 저장하고 닫는다.
14. COUNTER_TIM.VHD 파일이 위에서 보여진 TIMING 폴더의 리스트에서 Counter_TB_tim_cfg.VHD 파일보다 먼저 행해지도록 확실히 하여준다.  (목록의 맨위로 가도록 마우스로 드랙앤 드롭을 하면된다...)

Timing Simulation

1. Design Browser의 Files 탭에서 TIMING 폴더를 선택한다.  오른쪽 마우스 버튼을 클릭하여 나타나는 단축메뉴에서 Compile All in Folder 명령을 선택한다.
2. Design 메뉴에서 Setting을 선택한다.
3. Top-level Selection 탭으로 이동하여 TIMING_FOR_COUNTER configuration을 선택한다.

4. SDF 탭으로 전환하여 파일이름 아래의 빈라인을 더블클릭한다.  만약 빈라인이 사용가능하지 않다면, 파일명이 적혀있는 라인 위에서 오른쪽 마우스 버튼을 클릭하고 단축메뉴에서 Add Region을 선택한다.  그리고 나서 Design Region 영역에 /UUT를 입력한다.  Value 컬럼위를 클릭하고 로드될 타이밍 값의 설정을 Minimal로 Drop-down 메뉴에서 선택한다.  다음으로 Load 컬럼위를 클릭하고 지정된 영역으로 SDF data의 로딩을 가능하게 하기위해 Drop-down 메뉴에서 Yes를 선택한다.

5. 설정을 받아들이기 위해 확인을 클릭하고 대화창을 닫는다.
6. Simulation 메뉴에서 Initialize Simulation를 선택한다.
7. 새로운 파형 윈도우를 생성하기위해 New Waveform 버튼을 클릭한다.
8. Design Browser 창의 Structure 탭의 Root Component로부터 신호들을 추가한다.
9. Run 버튼을 클릭하고 시물레이션 결과를 지켜본다.
10. Simulation 메뉴에서 End Simulation을 선택한다.

Creating Macro for Timing Simulation

설계의 마지막 단계는 디자인의 타이밍 시물레이션을 실행할 매크로를 생성하는 것이다.  

1. SIMULATE 폴더에서 COUNTER_TB_RUNTEST.DO를 선택하고 그리고 나서 단축메뉴에서 Open을 선택한다.
2. RUN_TIMING.DO로 파일을 저장하기위해 File 메뉴에서 Save As를 선택한다.  단축메뉴상의 Add Files to Folder를 선택하여 SIMULATE 폴더로 파일을 추가한다.
3. RUN_TIMING.DO 파일을 열어서 아래에 보이는 예처럼 수정한다:

4. File 메뉴의 Save를 선택하여 차후 사용을 위해 매크로를 저장한다.
5. RUN_TIMING.DO 파일위에서 마우스 오른쪽 버튼을 클릭하여 나타나는 메뉴중 Excute를 선택하면 Timing Simulation Chapter에서 행한 것과 같은 Timing Simulation이 수행된다...

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