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• VHDL Code for Simple Gate (1)
  
  
  library ieee;
  use ieee.std_logic_1164.all;
  
  entity and2 is
  port(
  a : in std_logic;
  b : in std_logic;
  y : out std_logic
  );
  end and2;
  
  architecture a_and of and2 is
  begin
  
  y <= a and b;
  
  end a_and;

Simple Gate Logic (1)

a

b

y

Gate

10

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