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State Machine Design (1)

State Machine이란 .

- Sequential Logic 설계의 편의를 위해 도입된 설계 방법.

- 주로 VHDL의 case 구문을 사용 한다.

- 일련의 동작들을 상태(State) 조건에 따라 분류한다.

- 각각의 상태에 대한 제어 Logic을 설계 한다.