Xilinx CPLD WebPACK Revision History

 

Version 2.1WP2.1 (Version 2.1WP1.1과의 비교) 새로운 기능 및 변경 사항 일반: WebPACK module은 인터넷 장애시 자동복구 기능을 가진 InstallFromTheWeb 기술을 이용해 내려받을 수 있습니다... HDL_ABEL Module: WebPACK Project Navigator는 Coolrunner (XPLA)와 같은 충돌이 발생할 수 있는 Software가 실행중일 땐 실행되지 않습니다... CPLD_Fitter Module: Timing simulation을 지원하는 VHDL 과 Verilog Simprims 라이브러리가 추가되었습니다...  이 라이브러리 모델은 vhdl\src 및 verilog\src 디렉토리에 있습니다... ChipViewer Module: ChipViewer가 로드되는 시간이 단축되었습니다... ChipViewer는 로드 진행상황을 볼 수 있는 상태표시 기능을 포함하고 있습니다... 버그 수정 HDL_ABEL Module: 더 이상 불필요한 ctl3d32.dll은 설치되지 않습니다... CPLD_Fitter Module: 다양한 내부 타이밍 값이 수정되어 소프트웨어 타이밍 모델들이 데이터북에 나온 사헝과 일치하게 되었습니다... XC95288-BG256에서 "TIE"같은 VCCIO 핀들은 더 이상 Fitter Report에 나타나지 않습니다... 하나의 Inverter가 Register와 3-state 출력핀 사이에 위치하는 경우에도 Fitter는 Preset과 Asynchronous register clear를 혼동하지 않습니다... Design Manager에서 최종버전의 덮어쓰기가 Windows 95/98 플랫폼에서 실행됩니다... Timing Analyzer는 Advanced Analysis를 위한 요약 보고서를 작성하지 않습니다... Programmer Module: JTAG은 XC95684XV대신 V800 HQ240의 체인을 초기화합니다... JTAG을 통해 4010XL 혹은 4036EX 디바이스를 구성할 수 있습니다... 4002XL-PQ100을 위한 SVF파일을 만들수 있습니다... 모든 V2 XL 디바이스가 지원됩니다... 초기 Shutdown단계없이 Virtex configuration이 가능합니다... JTAG Programmer는 프로그램시 V800 HQ240의 잘못된 BSDL파일을 찾지 않습니다... Version 2.1WP1.1 (일반적인 Version 1.5와의 비교) 새로운 기능과 변경 사항 일반: 설치된 WebPACK module 버전을 표시하는 프로그램 그룹에 "About Webpack" 아이콘이 추가되었습니다... HDL_ABEL Module: VHDL 과 Verilog synthesis를 위한 XST synthesis tool이 추가되었습니다... Project Navigator에 유틸리티 프로세스가 추가되었습니다...  CPLD_Fitter 모듈을 설치했다면, 이제 Project Navigator로부터 Timing Analyzer와 Constraints Editor를 실행시킬수 있습니다...  또한 ChipViewer Module을 설치했다면, Project Navigator로부터 ChipViewer를 실행시킬수 있습니다... CPLD_Fitter Module: 내부 Network상에서 BUFG가 지원됩니다...  이전 버전에서 BUFG는 SET/RESET 콘트롤신호, OE, 또는 Clock을 위해 고속 Global Routing을 지정하는 CPLD Design 입력패드상에 위치할수 있었습니다...  이번 버전에서도 역시 BUFG는 내부 Network상에 위치할 수 있기 때문에, 디자인에 I/O 패드 버퍼를 두지 않고서도 Fitter가 Global I/O 패드를 통해 Network을 자동 라우팅 할 수 있게 합니다...  예를 들면, BUFG=CLK를 사용하여 GCK핀을 통해 라우팅하거나, BUFG=SR을 사용하여 GSR핀을 통해 라우팅 할 수 있습니다...  이는 컨트롤되지 않는 I/O포트를 통해 신호를 보내는 것이 쉽지 않은 HDL기반의 다지인인 경우 특히 유용합니다... Clock Enable(CE)은 XC9500XL 과 XC9500XV를 위해 최적화 되었습니다...  이전 버전에서 , Flip-Flop Primitive상의 Clock Enable (CE) 입력은 XC9500XL이나 XC9500XV 매크로셀의 Clock Enable Product Term (p-term)을 사용하여 무조건적으로 구현되었습니다...  이번 버전에서 CPLD Fitter는 보다 효율적인 구현이 예상될 경우 각 Flip-Flop상의 CE입력을 Flop의 D 나 T 입력상의 Multiplexer Logic으로 자동적으로 분해합니다...  Fitter가 Clock Enable P-term상에서 Flop primitive의 CE입력을 구현하도록 하기 위해서는 새로운 REG=CE 속성을 Flop instance에 적용하면 됩니다... LogiBLOX GUI가 이제는 CPLD_Fitter module에 포함되어 있습니다...  이는 사용자가 디자인에 포함될 모듈을 만들수 있도록 해줍니다... XFLOW Command Line Tool은 사용자가 Command-Line Script를 사용하여 CPLD Fitter를 동작할수 있도록 합니다...  이 프로그램을 실행시키려면 Command Line에 XFLOW를 입력합니다... Design Manager하에서 Flow Engine은 특정파일에 생긴 변경사항을 자동 탐지하고 적절한 순서로 구현 플로우를 다시 시작합니다... ChipViewer Module: ChipViewer module의 초기버전 Programmer Module: JTAG Programmer는 Lab 모드에서 다음 FPGA 디바이스 제품군의 Download와 Configuration을 지원합니다... XC4000E/L XC4000EX/XL/XV/XLA XC5200 Spartan SpartanXL Virtex 버그 수정 일반: "Help and Technical Support"의 초기화면이 Internet Explorer용으로 변경되었습니다... HDL_ABEL Module: JTAG Programmer는 XILINX 변수들이 메인시스템 환경에서 WebPACK 디렉토리로 설정되지 않았을 때도 Project Navigator에서 바르게 불러들일수 있습니다... UCF가 성공적으로 변경되었을 때 Lock Pins 프로세스가 더 이상 오류를 발생기키지 않습니다... CPLD_Fitter Module: NOREDUCE 속성이 기재된대로 적용될 때 Combinatorial feedback latche들이 적절히 최적화됩니다...

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