Verilog - System Stimulus Block

module counter_system;

wire clear, sys_clock;

wire [1:0] func;

wire [7:0] datain, result;

clock_gen #(100,50) system_clock(sys_clock);

counter #(4, 1) op(.clr(clear), .clk(sys_clock), .f(func), .d(datain), .q(result));

counter_test op_test(.clrd(clear), .clkd(sys_clock), .fd(func), .ind(datain));

initial begin

$display(“\t\t Time clear sys_clock func datain result”);

$monitor($time,,clear,,,,,,,,,,sys_clock,,,,,,,,,,func,,,,,,,datain,,,,,,result);

#1300 $finish; end

endmodule