LATCH
sensitivity list includes both inputs
Transparent
Latch
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY latch IS
PORT ( data : IN std_logic;
gate : IN std_logic;
q : OUT std_logic
);
END latch;
ARCHITECTURE behavior OF latch IS
BEGIN
label_1: PROCESS (data, gate)
BEGIN
IF gate = '1' THEN
q <= data;
END IF;
END PROCESS;
END behavior;
What happens if gate = ‘0’?
Implicit Memory
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