Design Method 1 (VHDL)

• VHDL Design Method (장점)

  • 개발 기간 단축 효과
  • Flexibility가 높음
    • Target Technology에 Independent.
    • Logic Size vs System Performance 절충 가능.
  • Tool, Technology에 대한 탁월한 호환성
  • 수정이 용이 (Text Edit & Quick Simulation)
    • 대용량 설계에 적합
  • Verify Stage (Behavioral,RTL,Gate Level)
  • Design File(Text)에 Documentation 포함.

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