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• VHDL Code for Simple Gate (2)
  
  
  library ieee;
  use ieee.std_logic_1164.all;
  
  entity gate is
  port(
  a,b : in std_logic;
  c,d : in std_logic;
  y : out std_logic
  );
  end gate;
  
  architecture a_g of gate is
  begin
  
  y <= a and b or c and d;
  
  end a_g;
  
  -- 위의 Code에 대한 Logic Diagram은?

Simple Gate Logic (2)

a

b

c

d

y

Gate

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