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• VHDL Code for Simple Gate (3)
  
  
  library ieee;
  use ieee.std_logic_1164.all;
  
  entity gate is
  port(
  a,b,c,d : in std_logic;
  y : out std_logic
  );
  end gate;
  
  architecture a_g of gate is
  begin
  
  y <= (a and b) or (c and not d);
  
  end a_g;
  
  -- Not을 제외한 Logic Operator의
  -- 우선 순위는 같다

Simple Gate Logic (3)

a

b

c

d

y

Gate

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