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- Decoder (1) : (WHEN ELSE ±¸¹® (2))
library ieee;
use ieee.std_logic_1164.all;
entity dec is
port(
a,b,c,d : in std_logic;
y : out std_logic
);
end dec;
architecture a_dec of dec is
signal din : std_logic_vector(3 downto 0);
-- signal v3,v4,v6,va : std_logic;
begin
din <= a & b & c & d;
y <= ¡®1¡¯ when din = ¡°0011¡± else
¡®1¡¯ when din = ¡°0100¡± else
¡®1¡¯ when din = ¡°0110¡± else
¡®1¡¯ when din = ¡°1010¡± else
¡®0¡¯;
end a_dec;