UDP - Register

primitive d_edge_ff (q, clock,data); //edge triggered, active high

output q;

reg q;

input clock, data;

initial q = 1'b0; //Output is initialized to 1'b0.

//Change 1'b0 to 1'b1 for power up Preset

table

// clk data state next

(01) 0 :?: 0;

(01) 1 :?: 1;

(0x) 1 :1: 1;

(0x) 0 :0: 0;

(?0) ? :?: -; // ignore negative edge of the clock

? (??) :?: -; // ignore data changes on clock levels

endtable

endprimitive

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