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ADD with Reg. 에 대한 Coding

library ieee;

use ieee.std_logic_1164.all;

entity adr is

port (

rst,clk : in std_logic;

a,b : in std_logic_vector(7 downto 0);

q : out std_logic_vector(7 downto 0)

);

end adr;

architecture a_adr of adr is

component add

port (

a,b : in std_logic_vector(7 downto 0);

y : out std_logic_vector(7 downto 0)

);

end component;

signal sum : std_logic_vector(7 downto 0);

begin

u0 : add port map

(

a => a,

b => b,

y => sum

);

process (rst,clk)

begin

if rst = ‘1’ then

q <= (others => ‘0’);

elsif clk’event and clk = ‘1’ then

q <= sum;

end if;

end process;

end a_adr;

Component Declaration

u0 : add port map

(

a,

b,

sum

);

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